fpga工程師
面議
鄭州
應(yīng)屆畢業(yè)生
學(xué)歷不限
鄭州
應(yīng)屆畢業(yè)生
學(xué)歷不限
- 全勤獎(jiǎng)
- 節(jié)日福利
- 不加班
- 周末雙休
2024-11-13 19:04:57
187人關(guān)注
職位描述
該職位還未進(jìn)行加V認(rèn)證，請(qǐng)仔細(xì)了解后再進(jìn)行投遞！
崗位內(nèi)容：
1. 設(shè)計(jì)數(shù)字信號(hào)處理電路和FPGA原型。
2. 編寫Verilog HDL代碼，進(jìn)行模擬仿真、綜合和布局布線。
3. 完成FPGA驗(yàn)證測(cè)試，并發(fā)現(xiàn)并解決設(shè)計(jì)問題。
4. 實(shí)現(xiàn)FPGA設(shè)計(jì)規(guī)格書，包括架構(gòu)、設(shè)計(jì)、實(shí)現(xiàn)和驗(yàn)證。
任職要求：
1. 了解數(shù)字電路設(shè)計(jì)和FPGA設(shè)計(jì)流程。
2. 有HDL編程經(jīng)驗(yàn)，使用Verilog HDL語言。
3. 對(duì)數(shù)字信號(hào)處理和FPGA設(shè)計(jì)算法有了解。
4. 接觸過EDA工具鏈，如Vivado、Quartus等。
5. 有良好的溝通、團(tuán)隊(duì)協(xié)作能力和問題解決技巧。
6. 本科及以上學(xué)歷，專業(yè)是電子、通信、電氣自動(dòng)化、物聯(lián)網(wǎng)或相關(guān)領(lǐng)域優(yōu)先。
1. 設(shè)計(jì)數(shù)字信號(hào)處理電路和FPGA原型。
2. 編寫Verilog HDL代碼，進(jìn)行模擬仿真、綜合和布局布線。
3. 完成FPGA驗(yàn)證測(cè)試，并發(fā)現(xiàn)并解決設(shè)計(jì)問題。
4. 實(shí)現(xiàn)FPGA設(shè)計(jì)規(guī)格書，包括架構(gòu)、設(shè)計(jì)、實(shí)現(xiàn)和驗(yàn)證。
任職要求：
1. 了解數(shù)字電路設(shè)計(jì)和FPGA設(shè)計(jì)流程。
2. 有HDL編程經(jīng)驗(yàn)，使用Verilog HDL語言。
3. 對(duì)數(shù)字信號(hào)處理和FPGA設(shè)計(jì)算法有了解。
4. 接觸過EDA工具鏈，如Vivado、Quartus等。
5. 有良好的溝通、團(tuán)隊(duì)協(xié)作能力和問題解決技巧。
6. 本科及以上學(xué)歷，專業(yè)是電子、通信、電氣自動(dòng)化、物聯(lián)網(wǎng)或相關(guān)領(lǐng)域優(yōu)先。
注：聯(lián)系我時(shí)，請(qǐng)說是在包頭人才網(wǎng)上看到的。
工作地點(diǎn)
地址：鄭州中原區(qū)萬達(dá)廣場(chǎng)(鄭州中原店)中原萬達(dá)
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職位發(fā)布者
黃老師HR
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